如何用modelsim仿真verilog编写的cache一般fpga开发环境里面，都集成了modelsim软件，直接按按钮调用就可以了。verilog中除法运算在modelsim仿真中只要一个时钟周期就能完成

如何用modelsim仿真verilog编写的cache一般fpga开发环境里面，都集成了modelsim软件，直接按按钮调用就可以了。verilog中除法运算在modelsim仿真中只要一个时钟周期就能完成,我装的modelsim6.2不能进行波形仿真,实际上也...modelsim中如何改变仿真波形中信号的显示格式newfile选那个vectorwave啥的.然后右键insert》node》nodefind》list但是可以使用第三方软件进行仿真。

应该是你电路图有问题。你的问题太模糊了导致这种现象的原因有很多种，比如说你的testbench写的对不对啊，仿真的时候有没有有效地添加仿真变量啊，还有就是仿真时间设置对不对啊！建议你先写一个简单的时钟信号，确认软件没有问题，然后写一个小code（比如加法器）来测试。

`timescale1ns/1psmoduleshift_tb;regclk;regdin;wiredout;parameterPeriod10;shiftu1(.clk(clk),.din(din),.dout(dout));initialbeginclk0;din1b0;//初始化输入dinrst0;//低电平复位#100rst1;//复位结束endalways#（Period/2）clk<~clk;//clk为10nsalways@（posedgeclk）begindin<{$random}%2;//产生0和1的随机数，用来做随机输入值endendmodule建立.v文件，文件名为shift_tb.v，这个就是仿真文件。

1步：查阅<<基于模型设计(qsys篇)>>8页，原来要将a家库建在modelsim安装目录中：我的modelsim给默认装在c:\Mentor@Graphics内，在其中建了altera_fang仿真库目录。运行〉vsim，接着cdC:/MentorGraphics/altera_fang，回车。点菜单〉Library，将上栏默认的work改成primitive注意到modelsim反馈了信息：“#CopyingC:\MentorGraphics\win32/../modelsim.initomodelsim.ini”。

newfile选那个vectorwave啥的.然后右键insert》node》nodefind》list但是可以使用第三方软件进行仿真。比如：ModelSim或者ModelSimAltera等仿真最后修改:2012年9月11日产品类别:设计软件产品领域:仿真/一致性验证产品子领域:ModelSimAltera(仿真/一致性验证)标题说明VCD文件是一个IEEE13641995标准文件，包含所有调试仿真结果所需要的仿真波形信息。

一般fpga开发环境里面，都集成了modelsim软件，直接按按钮调用就可以了。调用之前需要写一个测试文件，就是把.v文件的输入信号描述清楚，主要就是复位信号时钟信号，还有一些控制信号。打开modelsim的同时，该软件会把刚才写的测试文件加载进去，从而输出波形图。

说一下我的想法：仿真速度并不一定都是可以提高的如果你的程序复杂，时钟频率高，测试向量多都会导致较长的仿真时间，这是难以避免的当然有一些小技巧可以在一定程度上缩短仿真时间（不考虑是否改善计算机硬件配置）比如设计的工作时钟频率为80MHz,即周期为12.5ns，原则上同步时序电路进行功能仿真的时间步进单位就是6.25ns，timescale为0.01ns因为同步时序逻辑一般都只使用时钟的上升沿所以不需要严格要求时钟其他指标的具体实现这样就可以把时钟信号设置为非1:1的占空比即高电平6.5ns低电平6ns此时的timescale变为0.1ns仿真速度可以加快一些另外如果通过让testbench输出仿真结果文件而不是直接察看波形窗口的话仿真速度可有较明显提高。