无论电阻是否悬空，高阻态都相当于开路。这是高电阻，什么是三种状态(高阻态、漂移和低阻态)？这三种状态与电路的应用有关，应根据需要进行设计，高阻态是输出电压，低阻态

无论电阻是否悬空，高阻态都相当于开路。这是高电阻，什么是三种状态(高阻态、漂移和低阻态)？这三种状态与电路的应用有关，应根据需要进行设计，高阻态是输出电压，低阻态是输出电流，漂移态的电路有问题，不能用，一个是高电平，一个是低电平，第三个是高电阻，也就是开路或者悬空。高阻态？...如果输出暂停，必须增加一个拉电阻。

CMOS是绝缘栅，属于“高阻”。只要感应到几个正电荷，就是高电平，感应到几个负电荷，就是低电平，所以不可能开路。TTL输入是晶体管的PN结，有电流流出(你可以想象成上拉电阻)。如果电路开路，电流将不会流动，并停留在输入端口成为高电平。如果你不相信我，你可以用一个电压(安培计)在开路输入和地之间搭桥，你会检测到这个流动的电流。

高阻态这是数字电路中的常用术语。它指的是电路的一种输出状态，既不是高也不是低。如果高阻抗状态被输入到下一个电路，它将不会对下一个电路产生影响。就像没有连接一样，如果用万用表测量，可能高也可能低，就看后面连接的是什么。高阻态的本质:高阻态可以为电路分析中的理解开辟道路。你可以把它想象成一个非常大的输出(输入)电阻。他的极限可以被认为是悬而未决的。

开漏输出是指mos晶体管的漏极直接输出。使用时需要在一个节点(线)上接一个上拉电阻线或模，在电源VCC或VDD和n个NPN或NMOS晶体管的集电极C或漏极D上接一个上拉电阻。这些晶体管的发射极E或源极S都连接到地线。只要一个晶体管饱和，这个节点(线)就被拉到地电平。因为这些晶体管

所以这些基或门与这个节点(线)的关系是或非逻辑。如果在此节点后添加一个反相器，它就是“或”逻辑。如果使用下拉电阻和PNP或PMOS晶体管，可以形成NAND逻辑，或AND/OR逻辑可以用负逻辑关系转换。这些晶体管通常是一些逻辑电路的集电极开路OC或源极开路OD输出端。这种逻辑通常被称为与/或逻辑。当你看到一些芯片的OC或OD输出端连在一起时，

1。门极串联中，输入端接电源，悬空接高阻，输入端接低电平。通过低阻访问电平信号，可以认为输入端与访问电平信号相同。对于74系列芯片，10K以上一般认为是高阻，1K以下一般认为是低阻。(注:如果是CMOS芯片10K，可能不算高阻，要看情况。) 2.理解上面的说法，然后按照一般的gate算法计算结果。

高阻抗状态相当于开路。是一个三态门的状态。三极管正常工作必须保证B、C、E组有合适的电压。集电极开路栅极输出电路如图:控制电压由B组加入，输出在c组，上拉电阻是在集电极和电源之间连接一个电阻，保证集电极有足够高的电压使晶体管工作在饱和关断状态。当set B变高时，三极管饱和，set C的电压下降到低电平，set B变低电平，三极管关断，set C变高电平。

如果集电极不加电阻直接输出，就不能保证晶体管的正常工作。接在输出端的下一个门需要输入电流，集电极也需要输入电流，直接导致下一个门没有电流输入，所以没有高低电平，导致oc门无法控制下一个电路。如果没有电阻，输出端是悬空的，所以不能说电平(没有电位的概念)。oc门输出端悬空时不一定要加拉电阻，要根据实际情况决定。

还有低阻状态。这种三态与电路的应用有关。它被设计成它需要的任何东西。高阻态是输出电压，低阻态是输出电流，漂移态电路有问题，不能用。一个是高电平，一个是低电平，第三个是高电阻，也就是开路或者悬空。三态通常指三极管的三种状态:导通、饱和、关断。这是高电阻。这是数字接口的性能表现。您可以使用程序来设置界面的工作状态。

否则，需要设置为低电平。第二，接受外部数据，需要根据器件本身接受信号的上升沿还是下降沿进行相应的设置，第三，在某个时刻，根据任务要求，这个接口既不接受数据，也不输出数据，所以需要设置为高阻状态，不管外部和内部的信号数据如何变化。这个界面相当于失败，也叫浮动状态。