是兴趣驱使？亦或是初心未忘？还是贫穷所迫？在即将半百的年纪，顶着快着已经后移即将花白的头发，开始学习FPGA，设计高速分析停。颤颤巍巍地编写了一些verilog代码，实现了

是兴趣驱使？亦或是初心未忘？还是贫穷所迫？在即将半百的年纪，顶着快着已经后移即将花白的头发，开始学习FPGA，设计高速分析停。颤颤巍巍地编写了一些verilog代码，实现了AD9954的驱动，顺利产生了频率和幅度受控的DDS信号，FPGA编程在难度在于，与C语言逐行顺序执行不同完全不同，它是并行执行的，需要从数字电路的角度进行分析设计，而数字电路已经有近20年没碰过了...比如：verilog里面有个always语句，所有的always语句块全部并发执行，而always语句块内部是逐行执行的。

1、这个能跑多快的意思是处理数据的快慢2、verilog或VHDL语言经过编译后还是以电路的形式映射到内部的，编程风格不一样，编译后映射的电路也不一样3、这个最高频率决定于映射后电路上任意最长一条路径的延时，而这个延时决定于编程时组合逻辑的大小，组合逻辑越大，编译映射到电路上的路径延时越长，频率越低4、除了FPGA器件的限制外，最主要的是编程时将任意路径的组合逻辑做小，以达到提升速率的效果。

cyclone3跑150M应该可以的，以前跑过184.32MHz也是可以的，Fmax表示当前你的逻辑综合后，最多只能跑120MHZ，PLL输出可以到150MHz，然后给到你只能跑120MHz的逻辑，当然肯定是不行的了。想办法修改你的代码，让它能跑到150MHz以上，才行的。

pll是锁相环，可以倍频的。只要在他的范围内都可以实现。只是个人觉得在调节锁相环参数时，最好避免取最大或者最小值，个人感觉不稳定，取个中间值为宜。看比如乘法器、sram的最高频率，那个基本就是内部逻辑最高的工作频率。芯片有最高频率，可以从芯片名字看出，比如EP2c35f484i5，最后的5代表5ns，即最高200MHz。

pll倍频你得看能不能跑到500m接500m的时钟也是。采样率500的ADC，如果用FPGA控制，FPGA的时钟最少要2G，4个时钟采一个数据，一般开发板的晶振频率为20和50M的.想获得更高频率，锁相环升频。整个FPGA跑500M时钟是不可能的，除非你FPGA里面几乎什么也没有，那就太浪费了，跑50M是正常的，如果你某些模块要500M时钟，那当然是用PLL倍频出来，你前面的ADC采样率是500M，不代表你的FPGA就一定要500M的时钟，具体还是看说明，到底怎么操作，还得看文档。